가고싶은 연구실이 layout,schematic 까지는 하고 직접적인 회로설계는 안한다고 하는데요.
이경우 테입아웃을 안한다는 말인가요?
이경우 후에 회로설계자로써 성장해나가는데 많이 걸림돌이 되려나요?